?Ｉ 一王程 箋坦………………………． 基矛ＦＰＧＡ的低功耗高速除法器設計 西安郵電大學電子工程學院邢立冬 【摘要】本文介紹了一種使用可編程邏輯器件ＦＰＧＡ和Ｖｅｒｉｌｏｇｉ￣實￣＃Ｊ３２位低功耗高速除法器的設計。該除法器可以實現有符號數運算和無符號數運算，主要操作有 移位、比較和減法操作。設計中呆用了一種新的基一１６算法，該算法大幅度減少了除法運算過程中的移位操作，從而提高了除法器的運算速度。在該設計中加入了門控時 鐘，從而大幅度減少了動態(tài)功耗。仿真和綜合結果表明其功能的正確性，運行頻率最高可達５３０．７７２ＭＨ Ｚ，功耗降低了５５．９８％。 【關鍵詞】低功耗；高速除法器；基一１６算法；門控時鐘?。保浴〕ㄆ魇鞘俏⑻幚砥鞯暮诵牟考?， 也是數字信號處理領域的基本單元。同時， 除法運算也是四種算術運算中最復雜的運算 單元，它的性能好壞直接關系到整個電路的?。模椤。蟠沓龜担遥澹泶肀敬窝h(huán)所得的余 數，在下一次循環(huán)的時候該余數需要繼續(xù)向 左移動４位?！』保端惴ǖ倪\算流程為：?。ǎ保┊敿拇嫫髦兄萌霐祿笫紫扰袛喑龜怠。危眨疲校牵辽蠈崿F了該除法器。Ｍｏｄｅｌｓｉｍ仿真結 果如圖２所示，ｃｌｋ為該除法器的時鐘，ｒｓｔ為 復位信號，ｓｔａｒｔ為一次除法計算的開始信 號，當ｓｔａｒｔ為低電平時開始置入數據，高電 平時開始計算。ｄｉｖｉｄｅｎｄ為被除數，ｄｉｖｉｓｏｒ 性能。用ＦＰＧＡ實現的除法器能夠以并行運算 是否為０，若為０則說明輸入錯誤，不計算， 的工作方式，高速可靠的運行，并可以以ＩＰ 重新置數；否則進行步驟二； 核的形式被隨時調用，所以在性能和應用的?。ǎ玻┏跏蓟h(huán)變量，包括被除數寄存器 靈活性上都有很大優(yōu)勢。本設計主要從速度 和余數寄存器等； 和功耗兩個方面對除法器進行了優(yōu)化設計。?。ǎ常⒂鄶蹬c被除數合并左移四位； 在速度方面通過改進算法，減少加法、乘法?。ǎ矗┰摬綖檎麄€程序的核心，在上一步 器的運用來改善速度。在功耗方面通過分析 中得到的余數寄存器中的數值分別與除數的 功耗產生的原因對其進行改善，有針對性的?。啊票哆M行比較，得到商和該次循環(huán)所得到 加入門控時鐘等方法，最終使電路功耗大幅 的商值和余數。 度降低?！。ǎ担⑸讨祵懭氡怀龜导拇嫫鞯牡停次弧。玻咚俪ㄆ髟O計 中，并判斷循環(huán)是否結束，若沒有結束則程?。玻备咚倩唬欤冻ㄆ鞯乃惴ā⌒蛱D到第三步?！〕ㄆ魉惴ㄖ饕譃椋危铮睢颍澹螅簦铮颍椋睿缢恪。玻哺咚俪ㄆ麟娐吩O計 法（不恢復余數算法）和Ｒｅｓｔｏｒｉｎｇ算法（恢復 本文設計的低功耗高速除法器的硬件框 余數算法）。Ｎｏｎ—ｒｅｓｔｏｒｉｎｇ算法因為具有步 圖如圖１所示，該電路主要由時鐘門控模塊、 長固定，控制簡單，邏輯鮮明的特點，因而 補碼轉換模塊、移位模塊、Ｎ倍除數寄存?！「嗟谋徊捎迷谟布O計中。在該算法中， 塊、比較器模塊和減法器模塊組成。時鐘門 被除數若為負值則要先對其求補碼，變?yōu)檎】啬K主要完成對時鐘的低功耗控制。因為 值再進行運算。在運算結束后對結果進行調 輸入數據是有符號的，因此要對輸入數據進 整，得到商和余數。非恢復操作每一步所執(zhí) 行補碼處理，使其變?yōu)檠a碼，然后將被除數 行的加減的判斷，取決于上一步部分余數和 補碼送入移位模塊中，與ｒｅｍ合并后進行循環(huán) 被除數符號的異或，當結果為１時加上除數， 移位；除數的補碼送入Ｎ倍除數寄存模塊中得 當結果為０時減去除數?！〉剑洌椋螅欤洌椋螅茖⒁莆荒K中每次移位后得到 本文將介紹一種基于Ｎｏｎ—ｒｅｓｔｏｒｉｎｇ算法 的ｒｅｍ與ｄｉｓｌ￣ｄｉｓＦ進行比較后，通過比較?！〉囊莆怀ㄆ髟O計。與傳統的每次移１位的算 塊的數據選擇器送入減法模塊，在比較模塊 法不同，該設計中每次移動４位被除數，其商 中可以輸出當前移位所得的商值，ｒｅｍ與ｄｉｓｘ 的值就會在Ｏ～Ｆ之間。每次移位后通過判斷 在減法器中相減的結果送入移位模塊中去繼 余數與除數的倍數關系，得到本次的商值及 續(xù)參與下一次的移位，當移位模塊的變量ｊ計 下一次運算所需余數。由于該算法每次被除 數８次時該次除法運算結束，輸出ｑｕｏ和ｒｅｍ通 數移動４位二進制位即２?。剑保?，因此我們稱其 過補碼轉換模塊得到正確的商和余數。 ●’。。。。。。一?！?。?！?。●。一?！??！?。一‘●●＿一－‘?！瘛摺摺瘢瘛瘛 瘢蕖?。●?。唬?。?！?。一。。一。 。。。一。。。＿ 為基一１６算法?！Ρ怀龜得看我苿樱次慌c除數做比較， 可以得到商，余數，除數之間的關系。每次?。幔。玻幔瘢颉。欤摺 臁。颉 。撸莆欢紝a生四位商，即０Ｏ０Ｏ～１１１１中的一 組。因此減少了被除數移位的次數，提高了 一…．ｉ 一一一 一一曩罕?。蹋颉弧∫弧 。骸辏海海椤∫唬颍币弧 ?；?。簟 ?！?。 。蹋。??！。 弧。蹋 ?，，— —?。獭。。保＃。。。蛇\算速度?！∑涿恳淮我莆凰鲞\算的表達式如下： 圖１除法器硬件框圖 Ｄｉｄ＝Ｑｕｏ水Ｄｉｓ＋Ｒｅｍ?。常抡婕膀炞C?。模椋浯肀敬我莆缓蟊怀龜瞪细撸次慌c上 根據系統設計的要求，我們利用Ｍｏｄｅｌｓｉｍ 一次循環(huán)所得余數左移４位的和?！≤浖φ麄€除法器電路進行了仿真，并使用 Ｑｕｏ代表１６組商值中所判斷出的商值?！。郑澹颍椋欤铮缬布枋稣Z言在ｘｉ１ｉｎｘ的Ｋｉｎｔｅｘ７系 唧 刪Ｗ Ｉ刪咖砌啪０ｌ 啪 刎猢 哪嗍瑚柵 哪ｕ１ｎ 咖 咖岫珊ｊ咖刪 眥 哪Ⅲ?。铡。臁。场 。欤欤矗吵恰≡弧。担保玻矗玻叮怠 。勺荆辍。。拧。伞?；?。薄。保保梗埃保矗保福椤。妗。罚福箠櫍罚。伞。薄D２除法器仿真結果 一５６一電子世界 為除數，ｒ?。撸瘢酰铮簟樯?，?。颍澹恚幔椋睿洌澹颉橛鄶?。從仿真結果可以看出所設計電路的計算結果與 理論計算結果一致，電路實現了正確功能?！×硗馕覀兪褂茫兀椋欤椋睿模桑樱牛保矗垂ぞ邔﹄娐愤M 行綜合、布局布線，其結果顯示該電路最大 工作速度可達５３０ＭＨｚ?！榱烁玫尿炞C所實現電路的功耗特 性，我們用Ｘｉｌｉｎｘ的ＸＰｏｗｅｒ Ａｎａｌｙｚｅｒ工具對 電路的功耗特性進行了分析。分析結果如表?。彼?，從分析結果可以看出，電路加入低 功耗設計技術后其動態(tài)功耗由原來的０．３２２減 少Ｎｏ．１１７，靜態(tài)功耗無太大變化，只減少了?。埃埃埃??？傮w功耗降低了５５．９８％?！”恚薄。兀穑铮鳎澹颉。粒睿帷。伞。澹蚬奶匦苑治鼋Y果 ｌ?。杀尽≈薄。欤薄。选 。埃保叮玻鳌。欤薄 臁 。伞。埃保保罚住。保眩骸 。欤埃埃矗担住。眩 。 。臁 。矗Y論 本文基于Ｘｉ?。薄。椋睿。耍椋睿簦澹废盗兄械摹。兀悖罚耍罚埃孕酒瓿闪说凸母咚俪ㄆ鞯脑O 計，從設計結果可以看出： （１）與傳統除法器相比，大幅提高除法器 運算速度，其最大時鐘頻率可達５３０ＭＨｚ；?。ǎ玻┡c不加低功耗設計技術的除法器電路 相比，加入低功耗設計技術后大幅度的降低 了電路功耗，其總體功耗降低了５５．９８％。該 設計思想不僅可以在高速低功耗除法器設計 中能夠提升電路性能，而且可以將這種設計 加入其它硬件電路中，對系統性能都會有極 大提升?！⒖嘉墨I?。郏薄奎S秀蓀，葉青，仇玉林 高速除法器設計及ＡＳＩＣ￣現Ｕ］． 微電子學與計算機，２００８，２５（２）：１３３．１３５． 【２］杜慧敏，李宥謀，趙全良．基于Ｖｅｒｉｌｏｇ￣ＦＰＧＡ設計基礎 口咽．西安：電子科技大學出版社＇２Ｏ０６． 【３ｌ夏宇聞．ｖｅｒｉｌｏｇ數字系統設計教程［Ｍ】．北京：航空航天 大學出版社，２００３，７．?。郏矗绷_瑜，王怠斐，賈曉云 基于ＦＰＧＡ的除法器設計ｕｊ計算 機與數字工程，２０１２，４０（￣：１３０—１３２． 作者簡介：邢立冬（１９８０一），男，山東濰坊人，博 士研究生，工程師，主要研究方向：集成電路系統設 計、高速數字信號處理?！?
