課程設(shè)計(jì) EDA技術(shù)與VHDL語言

課程設(shè)計(jì)報(bào)告

題 目： 班 級： 姓 名： 學(xué) 號： 指導(dǎo)教師： 成 績：

電子與信息工程學(xué)院

信息與通信工程系

. 可修編-

. - -

多路彩燈控制器

[摘 要]：現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL為邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)式的設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)，這是電子設(shè)計(jì)的一個(gè)巨大進(jìn)步。

[關(guān) 鍵 詞]：電子設(shè)計(jì)自動(dòng)化(EDA)；VHDL； 彩燈控制器；

. 可修編-

. - -

. 可修編-

. - -

目錄

1 解決方案1

1.1 方案1 1.2 說明1

2 模塊設(shè)計(jì)及其功能描述2

2.1模塊功能描述2 2.2時(shí)序控制模塊2 2.3 顯示控制模塊5 3 多路彩燈控制器的實(shí)現(xiàn)8

3.1整體功能描述8 3.2設(shè)計(jì)原理9 4 總 結(jié)11

. 可修編-

. - -

1 解決方案

1.1 方案

我用VHDL語言設(shè)計(jì)了一個(gè)十六路彩燈控制器，六種花型循環(huán)變化，有異步清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。本控制電路采用VHDL語言設(shè)計(jì)。運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化設(shè)計(jì)。根據(jù)多路彩燈控制器的設(shè)計(jì)原理，將整個(gè)控制器分為兩個(gè)部分，分別為時(shí)序控制模塊和顯示控制模塊。時(shí)序控制模塊實(shí)現(xiàn)的功能是產(chǎn)生1/4和1/8的時(shí)鐘信號。顯示控制模塊中實(shí)現(xiàn)的六種花型分別為： \"01010\" \"01100\" \"01110\" \"10000\" \"11110\" \"01111\"

整個(gè)電路僅有時(shí)序控制和顯示控制兩個(gè)模塊。

1.2 說明

我們可以從兩方面入手。先寫時(shí)序控制模塊，再寫顯示控制模塊。最后用例化語句。把他們結(jié)合在一起。實(shí)現(xiàn)元器件的組合。

. 可修編-

. - -

2 模塊設(shè)計(jì)及其功能描述

2.1模塊功能描述

時(shí)序控制模塊的功能是產(chǎn)生輸入脈沖的1/4分頻脈沖信號和1/8分頻脈沖信號，以此控制十六路彩燈的快慢節(jié)奏變化。

時(shí)序模塊有3個(gè)輸入1個(gè)輸出。CHOOSE是控制彩燈變換快慢的。CHOOSE=1時(shí)，輸出1/4/分頻脈沖信號。CHOOSE=0時(shí)，輸出1/8分頻脈沖信號。CLK_IN是輸入的脈沖信號。RESET是置位信號。高電平有效。CLKOUT是輸出信號。

顯示控制模塊的功能是使電路產(chǎn)生六種花型并且循環(huán)顯示，以此實(shí)現(xiàn)本次課程設(shè)計(jì)要現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。

顯示模塊有2輸入1個(gè)輸出。CLK是時(shí)鐘輸入信號。RESET是置位信號，高電平有效。Q是輸出信號，輸出6種彩燈變化。

2.2時(shí)序控制模塊

1.時(shí)序控制模塊ＶＨＤＬ文本輸入和截圖： LIBRARY IEEE;

USE IEEE.STD_LOGIC_11.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS

PORT(CHOOSE:IN STD_LOGIC; CLK:IN STD_LOGIC; RESET:IN STD_LOGIC;

. 可修編-

. - -

CLKOUT:OUT STD_LOGIC); END fenpin;

ARCHITECTURE BEHAV OF fenpin IS SIGNAL CLLK:STD_LOGIC; BEGIN

PROCESS(CLK,RESET,CHOOSE)IS

VARIABLE COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN

IF RESET='1' THEN CLLK<='0';COUNT:=\"000\"; ELSIF RISING_EDGE(CLK)THEN IF CHOOSE='1' THEN

IF COUNT=\"011\"THEN COUNT:=\"000\";CLLK<=NOT CLLK; ELSE

COUNT:=COUNT+'1'; END IF; ELSE

IF COUNT=\"111\"THEN COUNT:=\"000\";CLLK<=NOT CLLK; ELSE

COUNT:=COUNT+'1'; END IF; END IF; END IF;

. 可修編-

. - -

END PROCESS; CLKOUT<=CLLK;

END ARCHITECTURE BEHAV;

2.時(shí)序控制模塊波形仿真截圖：

. 可修編-

. - -

2.3 顯示控制模塊

1.時(shí)序控制模塊ＶＨＤＬ文本輸入和截圖：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_11.ALL; ENTITY machine IS PORT(CLK:IN STD_LOGIC; RESET:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END machine;

ARCHITECTURE BEHAV OF machine IS TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6); SIGNAL CURRENT_STATE:STATE;

SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN

. 可修編-

. - -

PROCESS(RESET,CLK)IS

CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"01010\"; CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"01100\"; CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"01110\"; CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"10000\"; CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"11110\"; CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=\"01111\"; BEGIN

IF RESET='1' THEN CURRENT_STATE<=S0; ELSIF RISING_EDGE(CLK) THEN CASE CURRENT_STATE IS WHEN S0=> QQ<=\"00000\"; CURRENT_STATE<=S1; WHEN S1=>QQ<=F1; CURRENT_STATE<=S2; WHEN S2=>QQ<=F2; CURRENT_STATE<=S3; WHEN S3=>QQ<=F3; CURRENT_STATE<=S4; WHEN S4=>QQ<=F4;

. 可修編-

. - -

CURRENT_STATE<=S5; WHEN S5=>QQ<=F5; CURRENT_STATE<=S6; WHEN S6=>QQ<=F6; CURRENT_STATE<=S1; END CASE; END IF; END PROCESS; Q<=QQ;

END ARCHITECTURE BEHAV;

2.顯示控制模塊波形仿真截圖：

. 可修編-

. - -

3 多路彩燈控制器的實(shí)現(xiàn)

3.1整體功能描述

1．在時(shí)序控制電路fenpin的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時(shí)，對計(jì)數(shù)器進(jìn)行清零，同時(shí)將輸出信號反向，這就非常簡潔地實(shí)現(xiàn)了對輸入基準(zhǔn)信號的分頻，并且分頻信號的占空比為0.5。

2.在顯示控制電路machine的設(shè)計(jì)中，利用狀態(tài)機(jī)非常簡潔地實(shí)現(xiàn)了六種花型的循環(huán)變換，同時(shí)利用六個(gè)十六位常數(shù)的設(shè)計(jì)，可非常方便地設(shè)置和修改六種花型。

3.對于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。

彩燈顯示控制電路是整個(gè)設(shè)計(jì)的核心 , 彩燈顯示控制模塊能進(jìn)行彩燈的圖案控制 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。在電路中以 1 代表燈亮,以 0 代表燈滅,由 0,1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。該程序充分地說明了用 VHDL設(shè)計(jì)電路的簡單易修

. 可修編-

. - -

改,即可通過適當(dāng)?shù)馗淖兂绦蛑休敵鲎兞縼砀淖儾薀舻幕ㄐ?。時(shí)序控制模塊對燈閃的速度控制有兩種速度:一是１/４分頻時(shí)鐘脈沖 ,二是１/８分頻時(shí)鐘脈沖。并且還可以通過改變ＣＬＫＩＮ的時(shí)鐘輸入信號來產(chǎn)生更多的頻率。

3.2設(shè)計(jì)原理

1.整體模塊ＶＨＤＬ文本輸入和截圖：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_11.ALL; ENTITY AAA IS

PORT(CLK:IN STD_LOGIC; RESET:IN STD_LOGIC; C:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END AAA;

ARCHITECTURE one OF AAA IS PONENT fenpin IS

PORT(CHOOSE:IN STD_LOGIC; CLK:STD_LOGIC; RESET:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC); END PONENT fenpin;

. 可修編-

. - -

PONENT machine IS PORT(CLK:IN STD_LOGIC; RESET:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END PONENT machine; SIGNAL S1:STD_LOGIC; BEGIN

U1:fenpin PORT MAP(CHOOSE=>C,CLK=>CLK,RESET=>RESET,CLKOUT=>S1); U2:machine PORT MAP(CLK=>S1,RESET=>RESET,Q=>Q); end one;

2. 整體模塊RTL電路圖截圖：

. 可修編-

. - -

3.整體控制模塊波形仿真截圖：

4 總 結(jié)

此次EDA課程設(shè)計(jì)時(shí)間比較緊。同學(xué)們因?yàn)閯側(cè)胧炙远疾辉趺磿?huì)用Quartus II 4.0這個(gè)軟件。通過我們不停的上網(wǎng)找資料，我終于大致了解了如何將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合。

用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語言是一種全方位硬件描述語言，包括系

. 可修編-

. - -

統(tǒng)行為級，寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過使用EDA編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。但是試驗(yàn)中也出現(xiàn)了一些不熟練的操作問題和一些復(fù)雜程序的不能完全理解都需要我在平時(shí)多學(xué)習(xí)，進(jìn)一步的完善自己。在實(shí)習(xí)中經(jīng)常會(huì)遇到一些自己可能暫時(shí)無法想明白的問題，請教同學(xué)或老師是很好的做法，節(jié)省時(shí)間也會(huì)從別人上上學(xué)到更多。在設(shè)計(jì)時(shí)和同學(xué)相互交流各自的想法也是很重要的，不同的人對問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。電子技術(shù)課程設(shè)計(jì)是配合電子技術(shù)基礎(chǔ)課程與實(shí)驗(yàn)教學(xué)的一個(gè)非常重要的教學(xué)環(huán)節(jié)。它不但能鞏固我們已所學(xué)的電子技術(shù)的理論知識，而且能提高我們的電子電路的設(shè)計(jì)水平，還能加強(qiáng)我們綜合分析問題和解決問題的能力，進(jìn)一步培養(yǎng)我們的實(shí)驗(yàn)技能和動(dòng)手能力，啟發(fā)我們的創(chuàng)新意識幾創(chuàng)新思維。 參考文獻(xiàn)

[1] 松 黃繼業(yè).EDA技術(shù)與VHDL.清華大學(xué)，2009.9 [2] 邊計(jì)年.用VHDL設(shè)計(jì)電子線路.清華大學(xué)，2000

. 可修編-